우리는 이전에 유지 될 특정 문제에 대해 이야기했지만 인텔 및 AMD 수년 동안 잠 못 이루고 있었지만 우리가 나노 미터 자체를 언급했을 때 꽤 일반적으로 수행 한 것도 사실입니다. 이와 관련하여 AMD는 관중이지만 모든 것이 인텔과 TSMC 간의 싸움에 초점을 맞추고 있으며, 나노 미터를 낮추려면 상호 연결에 큰 변화를 가져와야합니다. 현재 어떤 문제가 있습니까?
모든 것이 쉽고 훌륭해 보이며, 기술 발전, 새로운 제품이 같은 가격 또는 약간 높은 가격에 더 빨리 도착할 수 있으며, 우리 모두는 누가 돈을 받는지보기 위해 회사 간의 싸움에 기뻐합니다.
그러나 무대 뒤에서 , 각 회사마다 수백 명의 엔지니어가이 산업을 부유하게 유지하기 위해 최선을 다하고 있습니다. 왜냐하면 나노 미터를 떨어 뜨리지 않으면 몇 년 안에 성능이 정체되고 AMD와 Intel 모두 NVIDIA 수직 적재와 같은 기술에 모든 노력을 집중해야합니다.
그럼에도 불구하고 한도에 매우 빨리 도달 할 수 있으며 초기 문제로 돌아갑니다. 따라서 업계는 최고의 노드와 최고의 아키텍처에 의해 좌우되며, 문제는 이제 웨이퍼의 패러다임이 바뀌어야한다는 것입니다.
어려운 솔루션의 새로운 병목 현상 인 웨이퍼 간의 상호 연결
우리가 잘 알고 있듯이, 웨이퍼 층과 마스크는 전체 산업이 해결하려고하는 문제이며, 특히 새로운 형태의 조각으로 EUV에 직면하고 있습니다. 그러나 트랜지스터가 점점 작아지면서 칩이 커지고 무엇보다도 초당 더 많은 정보를 처리 할 수있게되면서 동일한 칩을 만드는 방법이 한계에 도달하기 시작합니다.
7nm pre-EUV는 TSMC의 일반적인 초기 재료 구조를 유지하는 마지막 제품입니다. Intel에서는 14nm ++로 표시되며 삼성 또한 게임 규칙을 그대로 유지하는 EUV가없는 7nm가 될 것입니다.
웨이퍼의 상호 접속 층은 다음의 리소그래피 공정에서, 특히 소위 사이에서 심각한 문제를 겪고있다 M0와 M1 . 나노 미터 스케일을 감소시키는 것은 이제부터 웨이퍼의 구조를 보장하기 위해 더 낮은 저항으로 더 얇은 층, 더 얇은 장벽 및 금속 사이의 코팅을 의미 할 것이다.
현재의 웨이퍼는 이러한 인터커넥트에 초순수 구리를 사용하지만 구리는 10 년 (130nm) 이상 우리와 함께 있었지만 이전에 논의 된 나노 미터와는 안정적이지 않으며 엔지니어는 그 특성을 갖고 결함을 최소화하는 대체물을 찾고 있습니다.
처음으로 이동 한 탭은 Intel이며 10nm는 처음 두 층 코발트 (cobalt)로도 알려진 물질 (코팅 및 본드에서 사용). 흥미롭게도 나머지 층은 특히 높은 층에서 비용과 안정성이 낮아 구리를 다시 사용합니다.
구리가 왜 문제에 대한 해결책이 되었습니까?
재료 자체의 특성으로 인해 나노 미터 감소가 증가함에 따라 구리는 웨이퍼의 상호 연결에 역효과를 가져옵니다. 주변 재료와 함께 확산됩니다.
이 효과를 피하기 위해 수행 된 작업은 명명 된 축소로 인해 실행 불가능한 얇은 두께로 층을 덮는 것입니다. 우리는 이야기하고 있습니다 1 또는 2 nm 두꺼운 레이어 이 재료의 경우 구리 문제를 해결하지 못하는 것은 단지 문제를 완화시키고 제조업체가 새로운 감소에 직면 할 때 완벽은 상기 노드에 대한 실행 가능성과 동의어입니다.
원자가 적고 장벽의 영향이 사라져 웨이퍼의 구조와 성능이 손상되므로, 우리가 볼 수 있듯이 정밀도는 따라야 할 방법이 아니며 그로 인해 야 할 정도입니다. 비용이 많이 들지 않고 미래가 거의없는 다른 방법을 찾아야합니다. 이를 위해 우리는 열 사이클을 추가해야하며, 구리는 열 사이클에 크게 의존하며 일렉트로 마이그레이션은 막대한 비용을 듭니다.
결함을 취소하는 기본적인 효과 인 일렉트로 마이그레이션
개발중인 새로운 재료는 구리를 대체 할뿐만 아니라 원자 이동과 관련하여 개선을 추구합니다. 이 섹션의 한계는 웨이퍼가 층 사이에서 오염되는 것을 방지하기 때문에 핵심입니다.
잘 절연되지 않은 XNUMX 개의 층은 의심 할 여지없이 영향을받는 웨이퍼뿐만 아니라 수천 또는 수백만의 효과를 손상시킬 수 있습니다. 따라서 구조를 만드는 프로세스가 점점 복잡하고 완벽 해졌습니다.
이로 인해 인텔의 5nm 나 XNUMXnm와 같은 리소그래피 프로세스 개발에 두 가지 재료가 사용되고 있습니다. 3 nm의 TSMC / AMD : 코발트 및 루테늄. 이 두 가지의 주요 강점은 장벽 또는 지휘자 역할을 할 수있는 모든 유형의 이주를 제한한다는 것입니다.
코발트는 업계에서 새로운 것은 아니지만 루테늄은 엔지니어에게 가장 큰 도전이 아닙니다. 문제는 그러한 제조업 자들이 매우 꺼려한다는 점이며, 우리는 변화를 할 때 거의 보수적 인 사람들이라고 할 수 있으며, 이는 웨이퍼 가격에서 산업이 점점 더 수익성이 낮아지게합니다.
싸움은 필요성과 미래의 리소그래피 프로세스를 정의 할 수있는 보수주의 사이에서 전환 될 것입니다. 따라서, 산업계는 일반적으로 코팅이 필요없고 구리가하는 모든 것, 즉 모든 장점과 결함이없는 것을 준수 할 수있는 재료를 필요로합니다.
비용은 문제가 될 것이며 웨이퍼에 세분화가있을 수 있습니다.
이전 투자에서 수십억을 삼킨 변화를 구현하기를 꺼려하는 업계는 웨이퍼를 판매 할 수있는 최종 비용에 대한 생각을 멈추지 않을 것입니다. 따라서, 이들이 진보를 유지하기 위해 양보해야하지만, 둘 이상의 유형의 웨이퍼가 동일한 노드에 기인 한 것으로 추측된다.
첫 번째이자 가장 저렴한 것은 일반적인 재료와 패턴을 사용하고 덜 혁신적 인 것입니다. 두 번째는 더 높은 가격으로 최고의 재료와 최신 상호 연결 기술을 구현하고 자매 웨이퍼보다 훨씬 더 나노 미터를 줄일 수있는 것일 수 있습니다.
우리는 오늘날 삼성과 7nm 및 8nm에서 이와 같은 것을보고 있습니다. 한국인들은 특정 화합물과 다양한 미세 최적화로 밀도를 향상시킬 수 있습니다. 논리적으로 그들은 각 유형의 웨이퍼에 대해 두 가지 다른 가격을 제공하므로 미래에 우리는 LP, LPP가 다른 유형의 트랜지스터를 볼 수있을뿐만 아니라 작은 차이로 동일한 방식으로 제조 된 밀도가 다른 웨이퍼를 세그먼트라고 부릅니다. .
트랜지스터는 줄어들지 만 패치 케이블은 느려집니다. 언제 문제가됩니까?
소위 "인터커넥트 케이블"은 또 다른 문제에 직면 할뿐 크기에 지나지 않습니다. 트랜지스터는 줄어들지 만 트랜지스터는 다소 안정적으로 유지되며 너무 오래 걸리지 않습니다.
지금까지 가장 진보 된 것으로 밝혀지고있는 다양한 연구에 따르면 12 nm의 강장제와 함께 18 nm의 그들 각각을 위해. 여기에는 수백만 개의 케이블이 곱 해져 3nm 리소그래피 공정에 비해 전체 면적이 너무 큽니다.
인터커넥트 케이블의 크기와 스케일이 이와 유사하게 향상되지 않으면 밀도를 높이고 mm2 당 더 많은 트랜지스터를 수용 할 수있는 공간을 방해 할 수 있습니다. 이와 관련하여 상당한 발전이 있었음에도 불구하고이 섹션의 실질적인 개선을 보여주는 합의 및 정의 증거와는 거리가 멀다.
따라서 업계가 재료와 동시에 해결 해야하는 또 다른 측면입니다. 웨이퍼 당 가격이 상승하지 않고 가능한 경우 최종 가격이 적어도 상승하지 않기를 바랍니다.
