Das AMD Die Zen-4-Architektur ist die vierte Generation der AMD-Zen-Architektur und bringt eine Reihe wichtiger Änderungen gegenüber der vorherigen Generation und auch eine Reihe spezifischer Neuerungen mit sich. Alle mit dem Ziel, die Leistung gegenüber Zen 3 zu steigern und wettbewerbsfähig zu sein Intel das heißt, all sein Fleisch auf den Grill zu legen. Was ist neu in der AMD Zen 4-Architektur? Wir erklären es Ihnen.
Mehrere Jahre sind vergangen, seit AMD seine ersten Ryzen-1000-Prozessoren basierend auf seiner Zen-Architektur der ersten Generation veröffentlicht hat. Was für das von Lisa Su geführte Unternehmen ein Glücksfall war und dass AMD nicht mehr als Marke für billige CPUs gesehen wird, die immer von Intel im Schlepptau ist. Heute können AMD-Architekturen mit Intels nicht nur einen Kompromiss eingehen, sondern sie in mehrfacher Hinsicht übertreffen.
Bei Zen 3 ist man davon ausgegangen, dass die AMD-Schildkröte den Intel-Hasen überholt hat. Das hat die Gefahr eines AMD erkannt, der Marktanteile bei x86-Prozessoren in den verschiedenen Segmenten desselben, in denen sie von Ihnen zu Ihnen konkurrieren, reduziert hat. Aber trotz seines eventuellen Vorteils kann es sich AMD nicht erlauben, in einem Markt des kontinuierlichen Wandels und der Evolution zu schlafen, wo man sich auf seinen Lorbeeren ausruhen kann, um das Rennen direkt zu verlassen und sogar zu verschwinden. Aus diesem Grund hat AMD Zen 4 mit wichtigen Änderungen im Vergleich zu Zen 3 entwickelt, und das umfasst mehrere Reihen seiner Prozessoren.
Konfiguration der Kerne in Zen 4
Die Zen-Architektur umfasst die Kerne in etwas, das AMD CCX nennt, das aus einer Reihe von Kernen mit den folgenden Eigenschaften besteht:
- Jeder Kern hat einen privaten Cache der ersten und zweiten Ebene, dh die restlichen Kerne können nicht darauf zugreifen.
- Der L3-Cache wird gemeinsam genutzt und alle haben Zugriff darauf. Darüber hinaus kommunizieren die verschiedenen Kerne intern über ein Netzwerk von Infinity Fabric-Schnittstellen.
- In Zen und Zen 2 bestand jeder CCX aus 4 Kernen und ihrem gemeinsamen L3. In Zen 3 ging es von 4 auf 8 Kerne. Zen 4 wird die gleiche Konfiguration wie Zen 3 haben und daher 8 Kerne pro CCX .
Ein weiterer Unterschied besteht darin, dass die Zen 4-Architektur für den Aufbau unter dem 5-nm-Knoten von TSMC entwickelt wurde, der andere Designregeln als sein 7-nm-Knoten hat. Jeder Chip, der die Zen 4-Kerne verwendet, basiert also auf diesem Herstellungsknoten. Entweder ein CCD-Chiplet oder eine monolithische APU.
Die Zen 4-Architektur integriert AVX-512-Anweisungen
Die erste große Neuheit wird in der Unterstützung für AVX-512-Anweisungen , die bisher ausschließlich Intel-CPUs vorbehalten war. Diese Befehle sind, wie der Name schon sagt, 512 Bit lange SIMD-Befehle, die bisher längsten, die in einem CPU mit x86-Architektur. Darüber hinaus enthalten die AVX-512-Anweisungen verschiedene Erweiterungen für verschiedene Anwendungen. AVX512-Erweiterungen, die von Zen 4-Kernen unterstützt werden? Sie sind wie folgt
- AVX512VL
- AVX512BW
- AVX512CD
- AVX512_IFMA
- AVX512DQ
- AVX512F
- AVX512_VPOPCNTDQ
- AVX512_BITALG
- AVX512_VNNI
- AVX512_VBMI2
- AVX512_VBMI
- AVX512_BF16
Darüber hinaus geht die Implementierung der AVX-512-Anweisungen in Zen 4 davon aus, dass die Daten-Cache-Zeilen der ersten Ebene und die nachfolgenden Cache-Ebenen die Größe der Cache-Zeile von 32 bis 64 Byte oder 512 Bit . Dies ist wichtig, um alle Daten für einen AVX-512-Befehl mit einem einzigen Zyklus zu sammeln. Diese kleine Verbesserung bedeutet nicht nur Unterstützung für AVX-512-Befehle, sondern auch die Bandbreite der Load / Store-Einheiten der CPU hat sich erhöht und damit die interne Bandbreite des Prozessors. Darüber hinaus bedeutet die Tatsache, dass Zen 4 64 Byte Daten direkt laden kann, dass es eine neues AVX-512-Gerät in der Lage, diese Anweisungen in einem einzigen Zyklus auszuführen.
Die AVX-512-Anweisungen enthalten jedoch eine Einschränkung und es ist ihr hoher Verbrauch. Dies könnte dazu führen, dass die Zen-4-CPUs bei Verwendung dieser Art von Befehlen unter ihren üblichen Taktraten laufen.
Cache-Systemänderungen in der Zen 4-Architektur
| Cache-Speicher | AMD Zen 4 | AMD Zen 3 |
|---|---|---|
| L1-Daten | 32 KB 8-Wege | 32 KB 8-Wege |
| L1 Anleitung | 32 KB 8-Wege | 32 KB 8-Wege |
| L2 | 1 MB 8-Wege | 512 KB 8-Wege |
| L3 | 32 MB 16-Wege | 32 MB 16-Wege |
| L1 ITLB (MMU) | 64 voll assoziative Eingänge | 64 voll assoziative Eingänge |
| L1-DTLB (MMU) | 512 Eingänge 4.Weg | 512 Eingänge 4.Weg |
| L2 ITLB (MMU) | 72 voll assoziative Eingänge | 64 voll assoziative Eingänge |
| L2-DTLB (MMU) | 3072 12-Wege-Tickets | 2048 8-Wege-Tickets |
Seit dem ersten AMD Zen ist das Cache-System der AMD-CPUs mehr oder weniger gleich geblieben. Mit Ausnahme des Last-Level-Cache, der von allen Kernen des CCDs gemeinsam genutzt wird, wird es bei Zen 4 jedoch Änderungen in der Cache-Struktur des Kerns selbst geben, die Sie in der folgenden Tabelle sehen können.
Die erste Änderung zum Hervorheben ist im L2-Cache jedes Kerns , dies erhöht die Kapazität des 512 KB bis 1 MB Speicher , was die Wahrscheinlichkeit erhöht, die Daten in dem Cache zu finden, aber stattdessen bleiben die L1- und L3-Caches in ihrer Größe unverändert. Wie bereits erwähnt, ist die Größe pro Cache-Zeile natürlich von 32 Byte auf 64 Byte gestiegen.
Es gibt auch Änderungen an den TLB- oder Übersetzungs-Lookahead-Puffern . Sie werden von der MMU in jedem Prozessorkern verwendet, um virtuelle Adressen in physikalische Adressen zu übersetzen. Wie Sie der Tabelle zu Beginn dieses Abschnitts entnehmen können, ist der Look-Ahead-Puffer für der Datencache der ersten Ebene wurde von 64 Einträgen auf 72 Einträge erhöht . Auf der anderen Seite ist der L2-Cache weg von 2048 Einträge bis 3072 Einträge S. Dies bedeutet in dieser Hinsicht eine Steigerung von 50 % und zwar nicht nur bei der Kapazität, sondern auch bei der Anzahl gleichzeitiger Zugriffe .
RAM-Speicherunterstützung über Compute Express Link
Hier müssen wir beginnen, die Palette der Prozessoren für Laptops und Desktops von der zukünftigen AMD EPYC unter dem Codenamen Genua zu unterscheiden, und zwar wird der PCI Express 5.0-Standard für CPUs unter Sockel AM5 nicht verfügbar sein es wird sein. auf Zen 4-basierten AMD HEDT- und Server-CPUs und damit Unterstützung für CXL .
Der Schlüssel zum CXL-Standard besteht darin, dass er der PCI Express 5.0-Schnittstelle Speicherkonsistenz verleiht, was bedeutet, dass Speichermodule unabhängig davon, ob sie nichtflüchtiger Speicher sind, RAM, oder eine Kombination davon kann nicht nur über das klassische Speicherinterface angebunden werden , sondern auch über den PCI-Express-Port.
Auf dem Markt gibt es bereits RAM-Speichererweiterungsmodule durch PCI Express mit CXL, auch Storage Class Memory oder SCM genannt. AMD wird sich in seinen AMD EPYC Genua integrieren die Möglichkeit, den System-RAM über die PCIe 5.0-Schnittstelle zu erweitern . Natürlich mit dem Gegenstück einer höheren Latenz beim Zugriff auf diesen Speicher im Vergleich zu DDR5, LPDDR5 oder jedem anderen Speichertyp, mit dem AMD kompatible CPUs und APUs mit Zen-4-Architektur herstellt.
Die Verwendung von zwei verschiedenen Speicherschächten auf physikalischer Ebene impliziert auch die Implementierung von DMA-Mechanismen zum Kopieren der Daten aus den beiden Speicherbereichen , die, obwohl sie auf Adressierungsebene vereinheitlicht sind, auf der physikalischen Ebene nicht so sind, was bedeutet, dass sie einen Mechanismus zum Kopieren von Daten von einem RAM-Speicherplatz in den anderen benötigen.
Größere interne und externe Bandbreite
Es gibt ein Detail, das bei all dem nicht gesagt wurde, und das ist, dass AMD seine Infinity Fabric-Schnittstelle verwendet, um die verschiedenen Komponenten sowohl intern als auch extern zu kommunizieren. IF-Schnittstellen mit einer Bandbreite von 32 Byte werden seit mehreren Generationen von AMD Zen verwendet, um Caches miteinander zu kommunizieren, und der Sprung von 32 Byte pro Cache-Zeile auf 64 Byte stellt auch in dieser Hinsicht einen Sprung dar die Datenmenge, die im CCD und CCX mit Zen 4-Architektur zirkuliert, hat sich im Vergleich zu Zen 3 verdoppelt.
Was die Kommunikation mit der Northbridge oder dem IOD betrifft, es scheint nicht, dass es Änderungen geben wird und der GM I-Port, der die CCD-Chiplets kommuniziert, die die Zen 4-Kerne enthalten, werden weiterhin haben ein 16-Byte/Zyklus-Bus zum Schreiben und ein 32-Byte-Bus. / Zyklus zum Lesen mit IOD-Taktgeschwindigkeit . Woran wir uns erinnern, dass in der Zen-Architektur von der Taktrate des verwendeten DRAM-Controllers . Aus dem Diagramm zur Extrapolation der Bandbreiten können wir ableiten, dass die Taktrate des IOD 2400 MHz beträgt, was dem Memclk des DDR5-4800 entspricht.
Wir können die nicht vergessen IO Hub entweder . Die auch im IOD oder Northbridge steckt und für die Kommunikation mit der Peripherie zuständig ist. Als einer der Teile, die durch die Unterstützung der neuen I / O-Schnittstellen ebenfalls Verbesserungen erfahren haben. Wie bei USB4 und PCI Express 5.0. AMD hat also seine Bandbreite von 750 MHz bis 1150 MHz .
Was dazu dient die maximale Anzahl von PCIe 4.0-Lanes wurde von 24 auf 28 Zeilen erhöht . Das bedeutet, dass Hauptplatine Hersteller kann einen zweiten M.2 NVMe integrieren SSD oder eine USB-4-Schnittstelle . Natürlich werden diese 4 zusätzlichen Zeilen nicht auf allen Zen 4-kompatiblen Chipsätzen verfügbar sein, wie in der Tabelle zu den letzten beiden Absätzen zu sehen ist.
