PCI-Express 6.0: Caracteristici, performanță și îmbunătățiri ale computerului

Tehnologia PCI Express a fost folosită de mult timp pentru conectarea plăcilor grafice și a altor periferice, cum ar fi SSD-urile NVMe. Implementarea celei de-a cincea generații a interfeței are loc odată cu sosirea procesorilor Alder Lake din Intel și procesoarele Zen 4 de la AMD. Dar specificația PCI Express 6.0 a fost finalizată și aduce mai multe îmbunătățiri față de a cincea generație.

PCI Express 6.0 urmează de la bun început aceleași îmbunătățiri ca generațiile anterioare ale acestei interfețe, adică se bazează pe dublarea lățimii de bandă comparativ cu generația anterioară. Cu toate acestea, în cazul PCI Express 6.0, au fost necesare schimbări profunde în dezvoltarea celei de-a șasea generații a acestei interfețe.

PCI-SIG-PCI-Express-6.0-PCIe6-2

Lățimea de bandă a PCI Express 6.0 este de 128 GB / s pentru o interfață cu 16 linii, o lățime de bandă exagerat de mare pentru o interfață I / O și este un salt de patru ori comparativ cu actualul PCI Express 4.0 pe care îl folosim pentru grafica curentă. carduri. Saltul înseamnă, de asemenea, un salt de la NVMe SSD controlere flash de la 7-8 GB / s la 28 -32 GB / s cu PCI Express 6.0.

Compatibilitate inversă și problema instabilității semnalului

PCI Express Velocidad

Interfața PCI Express a fost întotdeauna compatibilă cu versiunile anterioare ale protocolului, ceea ce înseamnă că putem conecta o placă PCI Express 1.0 la un slot PCI Express 6.0 și va funcționa deoarece pinajul va fi exact același. Deci, nu este posibil să creșteți numărul de pini pentru a crește lățimea de bandă fără a crește viteza. Soluția? Măriți viteza ceasului la care funcționează interfața.

Problema cu PCI Express 6.0? Pe măsură ce creștem viteza de ceas a unei interfețe, devine mai instabilă odată cu distanța și după șase generații au fost nevoiți să facă modificări la interfață datorită vitezei mari la care interfața funcționează într-un mod tradițional. Și dacă te uiți la tabelul care însoțește aceste linii vorbim despre o viteză teoretică de 64 GHz, care deformează suficient semnalul, chiar și la distanța mică ambele capete se află într-o interfață PCI Express.

Acest lucru a forțat adoptarea unei serii de măsuri pentru a face posibil saltul la PCI Express 6.0.

Prima dintre îmbunătățirile în PCI Express 6.0, utilizarea PAM4

Mejoras PCI Express 6.0 PAM4

Cum știe o interfață externă sau internă a unui cip dacă valoarea este 1 sau 0? Ei bine, simplu, în funcție de tensiunea în care sunt transmise informațiile. Sistemele binare se bazează pe utilizarea a două tensiuni cu suficientă distanță între ele, astfel încât scăderea sau creșterea tensiunii face ca semnalul să nu fie confundat. În sistemele analogice, o simplă variație a tensiunii presupune o schimbare a informațiilor. Din acest motiv calculatoarele vorbesc în binar.

Ce legătură are asta cu PCI Express 6.0? Deoarece nu putem crește lățimea de bandă, deoarece semnalul este distorsionat și nici numărul de pini pentru compatibilitate inversă, trebuie găsită o soluție și aceasta trece prin utilizarea codificării PAM4 sau a Modulării amplitudinii impulsurilor, pe care am văzut-o deja în GDDR6X și nu se bazează pe utilizarea a două valori de tensiune, ci 4 valori de tensiune pentru fiecare pin. În acest fel putem codifica valorile 00, 01, 10 și 11 pe fiecare pin. Patru valori în total, în loc de cele două valori clasice care ar fi 0 sau 1.

Soluția evită creșterea lățimii de bandă și a pinilor, dar ne spune că în PCI Express 7.0 nu va mai fi posibil din metodele convenționale. S-ar putea să vedem utilizarea interfețelor fotonice și optice, dar cu îmbunătățirile aduse PCI Express 6.0 proaspăt ieșite din cuptor, mai bine aveți răbdare cu succesorul său.

Modificări în sistemul de pachete

PCI Express

Saltul la PAM-4 a schimbat modul în care interfața PCI Express 6.0 își trimite pachetele, în ciuda faptului că este compatibilă cu generațiile anterioare comunicând în modul tradițional PAM-2 sau NRZ. Realitatea este că formatul PAM-4 nu acceptă sistemul de pachete anterior și, prin urmare, protocolul de comunicație sa schimbat din cauza acestuia.

Prima modificare a fost așa-numita Corecție de eroare înainte sau FEC, care este noul protocol pentru corectarea erorilor la trimiterea datelor. Problema este că lățimea de bandă care trebuie procesată este atât de mare încât FEC adaugă o latență enormă la trimiterea datelor. Pentru a atenua acest lucru, standardul PCI Express 6.0 utilizează un tip de pachet numit FLIT. Un pachet nu este altceva decât un set de biți cu o destinație specifică. Latența de trimitere a fiecărui FLIT? Depinde de numărul de linii de pe interfață, dar fiecare pachet are o latență de doar 2 ns pe un PCI Express 16 cu 6.0 linii, dar merge până la 32 ns pe o interfață cu o singură linie.

FEC funcționează numai cu dimensiuni fixe, de aceea FLIT are o dimensiune de 256 octeți pe expediere. Fiecare pachet sau TLP poate avea o dimensiune cuprinsă între 0 octeți și 4096 octeți și, prin urmare, fiecare pachet poate fi format din mai multe FLITS.

Al treilea upgrade la PCI Express 6.0, consum variabil

Date de viteză

PCI Express 6.0 adaugă o nouă stare de consum redus numită L0P. Acest mod permite interfeței să își reducă consumul de energie atunci când fluxul de date trimis este mai mic decât poate transmite interfața. Pentru a face acest lucru, viteza ceasului la care funcționează interfața în momente specifice de transmitere a datelor variază, fără a provoca o oprire care adaugă latență transmiterii datelor.

Problema este că acest mecanism este asociat cu FLITS și FEC și, prin urmare, cu PAM4, ceea ce înseamnă că este posibil să se utilizeze numai în modul PCI Express 6.0 și nu în celelalte moduri.