AMD Zen 4, Arhitectura procesorului Ryzen și modificări cu Zen 3

AMD Zen 4

AMD Arhitectura Zen 4 este a patra generație a arhitecturii Zen AMD și aduce cu sine o serie de schimbări importante în comparație cu generația anterioară și, de asemenea, o serie de noutăți specifice. Toate cu scopul de a crește performanța față de Zen 3 și de a fi competitiv împotriva unui Intel adică pune toată carnea pe grătar. Ce este nou în arhitectura AMD Zen 4? Vă explicăm.

Au trecut câțiva ani de când AMD a lansat primele sale procesoare Ryzen 1000 bazate pe arhitectura Zen de primă generație. Ceea ce a fost o schimbare de noroc pentru compania condusă de Lisa Su și că AMD nu va mai fi văzută ca o marcă de procesoare ieftine aflate mereu la îndemână de la Intel. Astăzi, arhitecturile AMD nu numai că pot schimba lovituri cu Intel, ci și le pot depăși în mai multe privințe.

Logo Zen 4 Falso

În cazul Zen 3, sa presupus că broasca țestoasă AMD a depășit iepurele Intel. Ceea ce a realizat pericolul unei AMD care a redus cota de piață a procesoarelor x86 din diferitele segmente ale aceluiași în care concurează de la tine la tine. Dar, în ciuda avantajului său final, AMD nu își poate permite să adoarmă pe o piață în continuă schimbare și evoluție în care să te odihnești pe lauri este să ieși direct din cursă și chiar să dispari. De aceea, AMD a proiectat Zen 4 cu schimbări importante în comparație cu Zen 3 și care include mai multe game de procesoare.

Configurarea nucleelor ​​în Zen 4

Chipleturi CPU CPU GPU AMD Intel

Arhitectura Zen cuprinde nucleele în ceva pe care AMD îl numește CCX, care constă dintr-o serie de nuclee cu următoarele caracteristici:

  • Fiecare nucleu are un cache privat de primul și al doilea nivel, adică restul nucleelor ​​nu îl pot accesa.
  • Memoria cache L3 este partajată și toate au acces la ea. În plus, diferitele nuclee comunică intern printr-o rețea de interfețe Infinity Fabric.
  • În Zen și Zen 2, fiecare CCX era format din 4 nuclee și L3 comun. În Zen 3 a trecut de la 4 la 8 nuclee. Zen 4 va avea același tip de configurație ca Zen 3 și, prin urmare 8 nuclee per CCX .

O altă diferență este că arhitectura Zen 4 este proiectată pentru a fi construită sub nodul TSMC de 5nm, care are reguli de proiectare diferite de nodul său de 7nm. Deci, orice cip care utilizează nucleele Zen 4 se va baza pe acel nod de fabricație. Fie un ciplet CCD, fie un APU monolitic.

Arhitectura Zen 4 va integra instrucțiunile AVX-512

AVX512 Zen4 informații

Prima noutate majoră va fi în suport pentru instrucțiunile AVX-512 , care până acum fusese exclusiv pentru procesoarele Intel. Aceste instrucțiuni, așa cum sugerează și numele lor, sunt instrucțiuni SIMD de 512 biți, cele mai lungi de până acum care au fost utilizate într-un Procesor cu arhitectură x86. În plus, instrucțiunile AVX-512 conțin diferite extensii pentru diferite aplicații. Extensii AVX512 acceptate de nucleele Zen 4? Sunt după cum urmează

  • AVX512VL
  • AVX512BW
  • AVX512CD
  • AVX512_IFMA
  • AVX512DQ
  • AVX512F
  • AVX512_VPOPCNTDQ
  • AVX512_BITALG
  • AVX512_VNNI
  • AVX512_VBMI2
  • AVX512_VBMI
  • AVX512_BF16

În plus, implementarea instrucțiunilor AVX-512 în Zen 4 presupune că liniile de cache de date de primul nivel și nivelurile de cache ulterioare au crescut dimensiunea liniei cache de la 32 la 64 de octeți sau 512 biți . Ceea ce este esențial pentru a colecta toate datele pentru un singur ciclu de instrucțiuni AVX-512. Această mică îmbunătățire nu înseamnă doar suport pentru instrucțiunile AVX-512, dar lățimea de bandă a unităților de încărcare / stocare a procesorului a crescut și, odată cu aceasta, lățimea de bandă internă a procesorului. În plus, faptul că Zen 4 poate încărca direct 64 de octeți de date înseamnă că există un noua unitate AVX-512 capabil să execute aceste instrucțiuni într-un singur ciclu.

Instrucțiunile AVX-512 conțin totuși o limitare și este nivelul lor ridicat de consum. Acest lucru ar putea face ca procesoarele Zen 4 să ruleze sub viteza de ceas obișnuită atunci când se utilizează aceste tipuri de instrucțiuni.

Modificări ale sistemului cache în arhitectura Zen 4

Cache AMD Zen 4 AMD Zen 3
Date L1 32 KB 8 căi 32 KB 8 căi
Instrucțiuni L1 32 KB 8 căi 32 KB 8 căi
L2 1 MB 8 căi 512 KB 8 căi
L3 32 MB 16-Way 32 MB 16-Way
L1 ITLB (MMU) 64 intrări complet asociative 64 intrări complet asociative
L1 DTLB (MMU) 512 intrări 4. Mod 512 intrări 4. Mod
L2 ITLB (MMU) 72 intrări complet asociative 64 intrări complet asociative
L2 DTLB (MMU) 3072 bilete cu 12 sensuri 2048 bilete cu 8 sensuri

De la primul AMD Zen, sistemul cache al procesoarelor AMD a rămas mai mult sau mai puțin același. Cu excepția cache-ului de ultim nivel, care este partajat de toate nucleele CCD, dar în cazul Zen 4 vor exista modificări în ceea ce este structura cache a nucleului în sine, pe care o puteți vedea în tabelul următor.

Prima modificare de evidențiat este în memoria cache L2 a fiecărui nucleu , acest lucru va crește capacitatea 512 KB până la 1 MB de memorie , ceea ce crește șansele de a găsi datele în memoria cache menționată, dar în schimb cache-urile L1 și L3 vor rămâne neschimbate ca dimensiune. Desigur, așa cum am comentat anterior, dimensiunea pe linia cache a trecut de la 32 de octeți la 64 de octeți.

Există, de asemenea modificări ale bufferelor TLB sau lookahead de traducere . Acestea sunt utilizate de MMU în fiecare nucleu de procesor pentru a traduce adresele virtuale în adrese fizice. După cum puteți vedea din tabelul care pornește această secțiune, tamponul de anticipare pentru memoria cache de prim nivel a crescut de la 64 de intrări la 72 de intrări . Pe de altă parte, memoria cache L2 a dispărut 2048 intrări la 3072 intrări s. Aceasta reprezintă o creștere de 50% în acest sens și nu numai în ceea ce privește capacitatea, ci și în numărul de accesări simultane .

Suport pentru memorie RAM prin Compute Express Link

Arquitectura Zen 4 acceso RAM

Aici trebuie să începem să diferențiem gama de procesoare pentru laptopuri și desktop-uri de viitorul AMD EPYC sub denumirea de cod Genoa și anume că, în timp ce standardul PCI Express 5.0 nu va fi disponibil pentru procesoare sub soclul AM5 va fi. pe procesoarele AMD HEDT și server bazate pe Zen 4 și cu ea suport pentru CXL .

Cheia standardului CXL este că conferă consistență memoriei interfeței PCI Express 5.0, ceea ce înseamnă că modulele de memorie, indiferent dacă sunt memorie nevolatilă, RAM, sau o combinație a acestora poate nu numai să fie conectat prin interfața clasică de memorie , dar și prin portul PCI Express.

Samsung CXL Memory Expander

Pe piață există deja module de extindere a memoriei RAM prin PCI Express cu CXL, numite și Storage Class Memory sau SCM. AMD se va integra în AMD EPYC Genova capacitatea de a extinde memoria RAM a sistemului prin interfața PCIe 5.0 . Desigur, cu omologul unei latențe mai mari în accesarea memoriei menționate în comparație cu DDR5, LPDDR5 sau orice alt tip de memorie compatibil cu care AMD face CPU și APU compatibile cu arhitectura Zen 4.

Utilizarea a două puțuri de memorie diferite la nivel fizic implică, de asemenea, implementarea Mecanisme DMA pentru a copia datele din cele două spații de memorie , care, deși sunt unificate la nivel de adresare, nu sunt așa la nivel fizic, ceea ce înseamnă că au nevoie de un mecanism pentru copierea datelor dintr-un spațiu RAM în celălalt.

Lățime de bandă internă și externă mai mare

Zen4 IOD Arquitectura

Există un detaliu care nu a fost spus în toate acestea și că AMD folosește interfața sa Infinity Fabric pentru a comunica atât intern cât și extern diferitele componente. Interfețele IF cu o lățime de bandă de 32 de octeți au fost folosite pentru a comunica cache-urile între ele de mai multe generații de AMD Zen, iar saltul de la 32 de octeți pe linia cache la 64 de octeți reprezintă, de asemenea, un salt în acel aspect și cantitatea de date care circulă în interiorul CCD și CCX cu arhitectura Zen 4 s-a dublat comparativ cu Zen 3.

Cu toate acestea, în ceea ce privește comunicarea cu Northbridge sau IOD, nu pare că vor exista schimbări și GM Portul care comunică cip-urile CCD care vor conține nucleele Zen 4 vor continua să aibă un autobuz de 16 octeți / ciclu pentru scriere și un autobuz de 32 de octeți. / ciclu pentru citire la viteza de ceas IOD . Ceea ce ne amintim că în arhitectura Zen depinde de viteza de ceas a controlerului DRAM utilizat . În diagrama extrapolând lățimile de bandă putem deduce că viteza de ceas a IOD este de 2400 MHz, ceea ce corespunde memclk-ului DDR5-4800.

AM5 Zen 4 RDNA 2 Leak

Nu putem uita de IO Hub fie . Care este, de asemenea, în IOD sau Northbridge și este responsabil pentru comunicarea cu perifericele. Fiind una dintre părțile care a primit și îmbunătățiri ca urmare a suportului noilor interfețe I / O. La fel ca în cazul USB4 și PCI Express 5.0. Așadar, AMD și-a mărit lățime de bandă de la 750 MHz la 1150 MHz .

Care servește astfel încât numărul maxim de benzi PCIe 4.0 a trecut de la 24 de linii la 28 de linii . Aceasta înseamnă că Plăci de bază Producatori poate integra un al doilea NVMe M.2 SSD sau o interfață USB 4 . Desigur, aceste 4 linii suplimentare nu vor fi disponibile pe toate chipset-urile compatibile Zen 4, așa cum se poate vedea în tabelul care însoțește aceste ultimele două paragrafe.