Infinity Cache, er det mulig å implementere det i Future AMD Ryzen?

AMD Ryzen Radeon

Gjennomføringen av Infinity Cache i GPUer med RDNA 2-arkitektur har vært en av nyhetene til den nye AMD GPU arkitektur, men spørsmålet som kommer opp i tankene er: er det noe eksklusivt for AMD GPUer, eller skal vi se Ryzen-prosessorer, både i CPUer og SoC-er?

For noen måneder siden ble det lekket diagram av et AMD-patent, noe som tilsvarte en prosessor fra AMD Ryzen-familien, eller så antar vi, men med det spesielle å vise et fjerde nivå cache i diagrammet, noe uten sidestykke i AMD-prosessorer basert på slik arkitektur.

patente-amd-cache-L4

Samtidig bringer utseendet til Infinity Cache i AMD GPUer to spørsmål til hjernen: skal vi se Infinity Cache implementert i AMDs AMD Ryzen-prosessorer, vil den brukes som en L4-cache eller på en annen måte?

Brukskonflikten til Infinity Cache og L3 Cache til Zen-kjernene

Offer Cache Zen

Både L3-cachen til Zen-kjernene og Infinity Cache i RDNA 2-arkitekturen oppfyller den samme funksjonen, siden begge er Victim Cache og derfor har samme funksjonalitet. Dette betyr at når det gjelder å fange dataene og instruksjonene for hver av deres tilsvarende prosessorer, har de ansvaret for å samle cachelinjene som er kastet av det forrige cache-nivået.

Hva er problemet? For å forstå det, må vi ta hensyn til hvor Infinity Cache ville gått hvis den ble implementert i både en SoC og en AMD prosessor, rett før minnekontrolleren og derfor i Northbridge, som en antatt L4-cache.

Hva er konflikten? Det gir ingen mening at det finnes en offercache til en annen offercache, siden Infinity Cache i dette tilfellet vil være koblet til L3-cachen til Zen-kjernene, noe som forårsaker en funksjonskonflikt mellom begge parter.

Infinity Cache-tilkoblingskonflikten med Zen-kjerner

Pie de Página Infnity Cache

Hvis vi ser på Infinity Cache til Navi 21 GPU, finner vi at det er 16 partisjoner totalt, koblet i den ene enden til 16 L2-cachepartisjoner under en 64-byte / syklusbuss for hver partisjon og i den andre enden til 16 kanalene GDDR6.

Infinity Cache RDNA 2

Zen-kjernene til Ryzen-prosessorene er gruppert i en 4-kjerne (Zen og Zen 2) eller 8-kjerne (Zen 3) CCX, men CCX bruker et enkelt Infinity Fabric-grensesnitt, så den antatte Infinity Cache på en enkelt Zen-prosessor den vil bestå av et antall partisjoner som tilsvarer antall CCX-er i det minste.

AMD Zen 2 EPYC

Så i en konfigurasjon med en CCD ville du bare ha en partisjon, en med to partisjoner, 2 CCD-er, og ekstreme tilfeller ville være noe som en AMD Epyc med 8 CCD-er som ville ha 8 partisjoner. Som hovedregel øker cachene i størrelse med hvert ekstra nivå, og det er alltid dobbelt så mye som forrige cache-nivå.

En enkelt Zen 3 CCD har en kapasitet på 32 MB L3 Cache, en enkelt partisjon av Infinity Cache er 8 MB, en mye lavere figur enn hva den ville trenge for å fungere som L4 Cache til en Zen-prosessor, så i forbindelse er det bevist at Infinity Cache ikke kan fungere som L4 Cache til en prosessor med Zen CPU.

Og hva med de integrerte GPU-ene?

Navi21 Infinity Cache

Siden vi har sett hvordan Infinity Cache ikke kan brukes som en ekstra cache til Zen-kjernene, er det eneste svaret som er igjen som Infinity Cache av RDNA 2-kjernene integrert i SoC-ene, for øyeblikket har AMD ikke lansert noen SoC med en integrert RDNA arkitektur GPU, på grunn av lanseringstimingen tror vi ikke vi vil se den første generasjonen av RDNA.

Når det gjelder iGPUer, er det fornuftig å integrere en Infinity Cache som er plassert mellom minnekontrolleren og grafikkprosessoren, men det ville være for eksklusiv bruk av grafikkprosessoren i SoC.