AMD Zen 4, Ryzen CPU -arkitektur og ændringer med Zen 3

AMD Zen 4

AMD Zen 4 -arkitekturen er fjerde generation af AMD Zen -arkitekturen og bringer en række vigtige ændringer med sig i forhold til den foregående generation og også en række specifikke nyheder. Alle sammen med det formål at øge ydeevnen over Zen 3 og være konkurrencedygtige mod en Intel der lægger alt sit kød på grillen. Hvad er nyt i AMD Zen 4 -arkitekturen? Vi forklarer det for dig.

Flere år er gået siden AMD frigav sine første Ryzen 1000-processorer baseret på sin første generations Zen-arkitektur. Hvilket var et heldskifte for virksomheden under ledelse af Lisa Su, og at AMD ikke længere vil blive set som et mærke af billige CPU'er, der altid er på slæb fra Intel. I dag kan AMD -arkitekturer ikke kun bytte slag med Intels, men også overgå dem på flere punkter.

Zen 4 Logo Falso

I tilfælde af Zen 3 har det antaget, at AMD -skildpadden har overhalet Intel -hare. Hvilket har indset faren for en AMD, der har reduceret markedsandele i x86 -processorer i de forskellige segmenter af det samme, hvor de konkurrerer fra dig til dig. Men på trods af dens eventuelle fordel kan AMD ikke lade sig sove i et marked med kontinuerlige ændringer og evolution, hvor man skal hvile på laurbærrene er at forlade løbet direkte og endda forsvinde. Derfor har AMD designet Zen 4 med vigtige ændringer i forhold til Zen 3, og det inkluderer flere forskellige processorer.

Konfiguration af kernerne i Zen 4

CPU-chipletter CPU GPU AMD Intel

Zen -arkitekturen omfatter kernerne i noget, som AMD kalder CCX, som består af en række kerner med følgende egenskaber:

  • Hver kerne har en privat cache på første og andet niveau, det vil sige, at resten af ​​kernerne ikke kan få adgang til den.
  • L3 -cachen deles, og alle har adgang til den. Derudover kommunikerer de forskellige kerner internt gennem et netværk af Infinity Fabric -grænseflader.
  • I Zen og Zen 2 består hver CCX af 4 kerner og deres fælles L3. I Zen 3 gik det fra 4 til 8 kerner. Zen 4 vil have den samme konfigurationstype som Zen 3 og derfor 8 kerner pr. CCX .

En anden forskel er, at Zen 4 -arkitekturen er designet til at blive bygget under TSMCs 5nm -knude, som har andre designregler end dens 7nm -knude. Så enhver chip, der bruger Zen 4 -kernerne, vil være baseret på den fremstillingsnode. Enten en CCD -chiplet eller en monolitisk APU.

Zen 4-arkitekturen vil integrere AVX-512-instruktioner

AVX512 Zen4 information

Den første store nyhed vil være i understøttelse af AVX-512 instruktioner , som indtil nu havde været eksklusiv for Intel CPU'er. Disse instruktioner er, som navnet antyder, 512-bit lange SIMD-instruktioner, den længste hidtil, der er blevet brugt i en CPU med x86 arkitektur. Desuden indeholder AVX-512 instruktionerne forskellige udvidelser til forskellige applikationer. AVX512 -udvidelser understøttet af Zen 4 -kerner? De er som følger

  • AVX512VL
  • AVX512BW
  • AVX512CD
  • AVX512_IFMA
  • AVX512DQ
  • AVX512F
  • AVX512_VPOPCNTDQ
  • AVX512_BITALG
  • AVX512_VNNI
  • AVX512_VBMI2
  • AVX512_VBMI
  • AVX512_BF16

Derudover forudsætter implementeringen af ​​AVX-512-instruktionerne i Zen 4, at datacachelinjer på første niveau og efterfølgende cacheniveauer har øget størrelsen på cachelinjen fra 32 til 64 bytes eller 512 bit . Hvilket er vigtigt for at indsamle alle data til en enkelt cyklus AVX-512 instruktion. Denne lille forbedring betyder ikke kun understøttelse af AVX-512-instruktioner, men båndbredden på Load / Store-enhederne i CPU'en er steget og dermed processorens interne båndbredde. Derudover betyder det, at Zen 4 kan indlæse 64 bytes data direkte, at der er en ny AVX-512 enhed i stand til at udføre disse instruktioner i en enkelt cyklus.

AVX-512 instruktionerne indeholder imidlertid en begrænsning, og det er deres høje forbrugsniveau. Dette kan få Zen 4 -CPU'erne til at køre under deres sædvanlige clockhastigheder, når du bruger denne type instruktioner.

Cachesystemændringer i Zen 4 -arkitekturen

Cache AMD Zen 4 AMD Zen 3
L1 data 32 KB 8-vejs 32 KB 8-vejs
L1 Instruktioner 32 KB 8-vejs 32 KB 8-vejs
L2 1 MB 8-vejs 512 KB 8-vejs
L3 32MB 16-vejs 32MB 16-vejs
L1 ITLB (MMU) 64 fuldt associative input 64 fuldt associative input
L1 DTLB (MMU) 512 indgange 4. måde 512 indgange 4. måde
L2 ITLB (MMU) 72 fuldt associative input 64 fuldt associative input
L2 DTLB (MMU) 3072 12-vejs billetter 2048 8-vejs billetter

Siden den første AMD Zen er cache -systemet med AMD -CPU'er forblevet mere eller mindre det samme. Med undtagelse af det sidste niveau cache, der deles af alle kernerne i CCD, men i tilfælde af Zen 4 vil der være ændringer i, hvad der er cachestrukturen i selve kernen, som du kan se i følgende tabel.

Den første ændring, der skal fremhæves, er i L2 -cachen i hver kerne , dette vil øge kapaciteten af 512 KB til 1 MB hukommelse , hvilket øger chancerne for at finde dataene i cachen, men i stedet vil L1- og L3 -cacherne forblive uændrede i størrelse. Som vi tidligere har kommenteret, er størrelsen pr. Cachelinje naturligvis gået fra 32 bytes i størrelse til 64 bytes.

Der er også ændringer i TLB- eller oversættelseslookahead -bufferne . De bruges af MMU i hver processorkerne til at oversætte virtuelle adresser til fysiske adresser. Som du kan se fra tabellen, der starter dette afsnit, buffer til blikket for datacachen på første niveau er steget fra 64 poster til 72 poster . På den anden side er L2 -cachen gået fra 2048 poster til 3072 poster s. Dette repræsenterer en stigning på 50% i denne henseende og ikke kun i kapacitet, men også i antal samtidige tilgange .

Understøttelse af RAM -hukommelse via Compute Express Link

Arquitectura Zen 4 tilbehør RAM

Det er her, vi skal begynde at differentiere sortimentet af processorer til bærbare computere og desktops fra den fremtidige AMD EPYC under kodenavnet Genoa, og det er, at mens PCI Express 5.0 -standarden ikke vil være tilgængelig for CPU'er under socket AM5 det vil være. på Zen 4-baserede AMD HEDT og server-CPU'er og med det support til CXL .

Nøglen til CXL-standarden er, at den giver hukommelseskonsistens til PCI Express 5.0-grænsefladen, hvilket betyder, at hukommelsesmoduler, uanset om de er ikke-flygtig hukommelse, RAM, eller en kombination af disse kan ikke kun tilsluttes via den klassiske hukommelsesgrænseflade , men også via PCI Express -porten.

Samsung CXL hukommelsesudvidelse

På markedet er der allerede RAM -hukommelsesudvidelsesmoduler via PCI Express med CXL, også kaldet Storage Class Memory eller SCM. AMD vil integrere sig i sin AMD EPYC Genoa muligheden for at udvide systemets RAM via PCIe 5.0 -interface . Selvfølgelig med modparten af ​​en højere latenstid ved at få adgang til hukommelsen sammenlignet med DDR5, LPDDR5 eller enhver anden type hukommelse, som AMD gør kompatible CPU'er og APU'er med Zen 4 -arkitektur.

Brugen af ​​to forskellige hukommelsesboringer på det fysiske niveau indebærer også implementering af DMA -mekanismer til kopiering af data fra de to hukommelsesrum , som, på trods af at de er forenet på adresseringsniveau, ikke er det på det fysiske niveau, hvilket betyder, at der er brug for en mekanisme til kopiering af data fra det ene RAM -rum til det andet.

Større intern og ekstern båndbredde

Zen4 IOD Arquitectura

Der er en detalje, der ikke er blevet sagt i alt dette, og det er, at AMD bruger sin Infinity Fabric -grænseflade til at kommunikere både internt og eksternt de forskellige komponenter. HVIS grænseflader med en båndbredde på 32 bytes er blevet brugt til at kommunikere caches med hinanden i flere generationer af AMD Zen, og springet fra 32 Bytes pr. Cache -linje til 64 Bytes repræsenterer også et spring i dette aspekt, og det mængden af ​​data, der cirkulerer inde i CCD og CCX med Zen 4 -arkitektur, er fordoblet i forhold til Zen 3.

Med hensyn til kommunikation med Northbridge eller IOD, det ser ikke ud til, at der vil ske ændringer og GM Jeg port, der kommunikerer CCD Chiplets, der indeholder Zen 4 -kernerne, vil fortsat have en 16-byte / cykelbus til skrivning og en 32-byte bus. / cyklus til læsning ved IOD -urhastighed . Som vi husker, at i Zen -arkitektur afhænger af urhastighed på DRAM -controlleren brugt . I diagrammet, der ekstrapolerer båndbredderne, kan vi udlede, at klokhastigheden for IOD er ​​2400 MHz, hvilket svarer til memclk for DDR5-4800.

AM5 Zen 4 RDNA 2 lækage

Vi kan ikke glemme alt om IO Hub heller . Som også er i IOD eller Northbridge og er ansvarlig for kommunikation med periferiudstyr. At være en af ​​de dele, der også har modtaget forbedringer som følge af understøttelsen af ​​de nye I / O -grænseflader. Som det er tilfældet med USB4 og PCI Express 5.0. Så AMD har øget sit båndbredde fra 750 MHz til 1150 MHz .

Som tjener sådan at det maksimale antal PCIe 4.0 -baner er gået fra 24 linjer til 28 linjer . Det betyder at bundkort fabrikanter kan integrere en anden M.2 NVMe SSD eller et USB 4 -interface . Disse 4 ekstra linjer vil naturligvis ikke være tilgængelige på alle Zen 4 -kompatible chipsæt, som det kan ses i tabellen, der ledsager disse to sidste afsnit.